#FPGA #RTL
Инженер по FPGA-прототипированию
Kraftway (ГК Росатом).
Россия.Москва (м. Алексеевская)
Полная занятость/гибрид.
З/П: от 250 000 рублей
Должностные обязанности:
▪Интеграция крупных и сложных RTL модулей в FPGA прототипы с последующей сборкой битстримов
и решением проблем размещения, трассировки, таймингов и т.д.
▪Разработка RTL "glue logic", т.е. связующей логики для интеграции FPGA-специфичных модулей
в общий дизайн проекта вместо ASIC-специфичных модулей.▪Интеграция ILA/VIO, внутрикристальная отладка, разработка и реализация сопутствующих компонентов, необходимых при отладке прототипов.
▪Активное взаимодействие с frontend и backend разработчиками ASIC.
▪Активное взаимодействие c embedded программистами, поддержка в настройке, запуске и сопровождение FPGA-стендов прототипов разрабатываемых устройств.
▪Разработка кастомных физ. уровней (PHY), в т.ч. на базе высокоскоростных трансиверов (GTH, GTY).
Знание/опыт:
▪Уверенное владение языком HDL Verilog/SystemVerilog (предпочтительно применение SystemVerilog).
▪Знание языка tcl, достаточное для взаимодействия с Xilinx Vivado.
▪Опыт работы с Xilinx Vivado в GUI/Batch режиме (project/non-project flow).
▪Опыт проведения ECO изменений в готовых дизайнах.
▪Опыт проведения симуляции дизайна в сторонних относительно Vivado симуляторах (Cadence Xcelium / Synopsys VCS).
▪Понимание внутренней архитектуры FPGA, включая принципы функционирования отдельных примитивов, таких как
LUT, Flip-Flop, Carry Logic, BRAM, DSP, Idelay/Odelay, ISERDES/OSERDES и т.д.
▪Разработка и сведение floorplan/timing constraints в условиях жёстких временных ограничений.
▪Опыт работы с внешними физическими интерфейсами PCI-Express, DDR, I2C, SPI/QSPI, Ethernet, UART.
▪Опыт работы с внутренними системными интерфейсами (интерфейсы семейства AMBA / Avalon).
▪Базовые знания схемотехники, достаточные для свободного чтения принципиальных электрических схем.
▪Знание английского языка – на уровне чтения технической документации.
Условия труда:
▪️Собственная R&D IT-лаборатория.
▪️Официальное трудоустройство по ТК РФ.
▪️Полный социальный пакет, включая ДМС.
▪️График работы: гибридный.
▪️Размер заработной платы: обсуждаем.
▪️ИТ-аккредитация. Бронь.
Контакты:
Наш сайт: www.kraftway.ru
reznikova@kraftway.ru
https://tttttt.me/Kraftway_Yana
_______________
Подписаться на вакансии: @rabotaembedded
Прислать вакансию: @EmbeddedWorkBot
Наш чат: @proembedded
Инженер по FPGA-прототипированию
Kraftway (ГК Росатом).
Россия.Москва (м. Алексеевская)
Полная занятость/гибрид.
З/П: от 250 000 рублей
Должностные обязанности:
▪Интеграция крупных и сложных RTL модулей в FPGA прототипы с последующей сборкой битстримов
и решением проблем размещения, трассировки, таймингов и т.д.
▪Разработка RTL "glue logic", т.е. связующей логики для интеграции FPGA-специфичных модулей
в общий дизайн проекта вместо ASIC-специфичных модулей.▪Интеграция ILA/VIO, внутрикристальная отладка, разработка и реализация сопутствующих компонентов, необходимых при отладке прототипов.
▪Активное взаимодействие с frontend и backend разработчиками ASIC.
▪Активное взаимодействие c embedded программистами, поддержка в настройке, запуске и сопровождение FPGA-стендов прототипов разрабатываемых устройств.
▪Разработка кастомных физ. уровней (PHY), в т.ч. на базе высокоскоростных трансиверов (GTH, GTY).
Знание/опыт:
▪Уверенное владение языком HDL Verilog/SystemVerilog (предпочтительно применение SystemVerilog).
▪Знание языка tcl, достаточное для взаимодействия с Xilinx Vivado.
▪Опыт работы с Xilinx Vivado в GUI/Batch режиме (project/non-project flow).
▪Опыт проведения ECO изменений в готовых дизайнах.
▪Опыт проведения симуляции дизайна в сторонних относительно Vivado симуляторах (Cadence Xcelium / Synopsys VCS).
▪Понимание внутренней архитектуры FPGA, включая принципы функционирования отдельных примитивов, таких как
LUT, Flip-Flop, Carry Logic, BRAM, DSP, Idelay/Odelay, ISERDES/OSERDES и т.д.
▪Разработка и сведение floorplan/timing constraints в условиях жёстких временных ограничений.
▪Опыт работы с внешними физическими интерфейсами PCI-Express, DDR, I2C, SPI/QSPI, Ethernet, UART.
▪Опыт работы с внутренними системными интерфейсами (интерфейсы семейства AMBA / Avalon).
▪Базовые знания схемотехники, достаточные для свободного чтения принципиальных электрических схем.
▪Знание английского языка – на уровне чтения технической документации.
Условия труда:
▪️Собственная R&D IT-лаборатория.
▪️Официальное трудоустройство по ТК РФ.
▪️Полный социальный пакет, включая ДМС.
▪️График работы: гибридный.
▪️Размер заработной платы: обсуждаем.
▪️ИТ-аккредитация. Бронь.
Контакты:
Наш сайт: www.kraftway.ru
reznikova@kraftway.ru
https://tttttt.me/Kraftway_Yana
_______________
Подписаться на вакансии: @rabotaembedded
Прислать вакансию: @EmbeddedWorkBot
Наш чат: @proembedded
Telegram
Yana Reznikova
👍8
#fpga #rtl #verilog #linux
RTL разработчик SoC
Kraftway (ГК Росатом).
Россия.Москва (м. Алексеевская)
Полная занятость/гибрид
З/П: готовы обсуждать
Должностные обязанности:
◾Разработка RTL описания и интеграция блоков и высокоуровневых подсистем (High-Level Block, HLB), входящих в состав SoC.
◾Разработка инженерной документации на разрабатываемые вами решения.
◾Разработка базовых тестов и моделирование для проверки работоспособности блоков перед их передачей на верификацию.
◾Проведение логического синтеза разработанных блоков под ASIC и/или FPGA.
◾Сопровождение FPGA-инженеров в процессе прототипирования разработанных вами решений.
◾Проведение формальной верификации (Lint, CDC, RDC, LEC).
◾Подготовка инженерной документации на разработанные блоки.
◾Взаимодействие с командой верификации при разработке функциональных, интеграционных и нагрузочных тестов.
◾Анализ результатов синтеза, оптимизация критических путей и устранение найденных ошибок и предупреждений.
◾Взаимодействие с командой физического проектирования (топологии кристалла) с целью проведения доработок/оптимизации дизайна по результатам ревью.
◾Участие в code-review разрабатываемых блоков.
Знание/опыт:
◾Опыт разработки RTL для ASIC или FPGA от 3 лет (Verilog/SystemVerilog).
◾Знание языка TCL, достаточное для написания скриптов взаимодействия с современными САПР.
◾Знакомство с архитектурами современных процессоров.
◾Опыт работы с внутренними системными интерфейсами семейства AMBA/Avalon.
◾Опыт работы с различными САПР Enterprise уровня (Xcelium/VCS/Genus/DC/JasperGold/SpyGlass).
◾Опыт написания timing constraints (SDC).
◾Понимание техник CDC, RDC.
◾Навыки проведения/сопровождения функционального и формального тестирования RTL.
◾Уверенный пользователь ОС Linux.
◾Опыт использования системы контроля версий Git.
◾Умение писать понятный код для возможности его дальнейшего наследования.
◾Знание английского языка – на уровне чтения технической документации.
Будет плюсом:
◾Опыт программирования на C.
◾Владение техниками DFT/Low Power.
◾Опыт работы с Xilinx (ISE/Vivado) / Altera (Intel) (Quartus).
◾Опыт отладки разрабатываемых решений на FPGA прототипах.
◾Опыт работы с внешними высокоскоростными физическими интерфейсами PCI-Express, DDR, ONFI/Toggle.
◾Понимание внутреннего строения и опыт работы с микросхемами NAND Flash памяти.
◾Наличие собственных проектов на GitHub для оценки качества кода, архитектуры.
◾Навыки работы с продуктами Atlassian (Jira, Confluence).
◾Навыки работы с PCI-Express и сетевыми интерфейсами (xxMII, SFI, SFP).
Условия труда:
▪️Собственная R&D IT-лаборатория.
▪️Официальное трудоустройство по ТК РФ.
▪️Полный социальный пакет, включая ДМС.
▪️График работы: гибридный.
▪️Размер заработной платы: обсуждаем.
▪️ИТ-аккредитация. Бронь.
Контакты:
Наш сайт: www.kraftway.ru
reznikova@kraftway.ru
https://tttttt.me/Kraftway_Yana
_______________
Подписаться на вакансии: @rabotaembedded
Прислать вакансию: @EmbeddedWorkBot
Наш чат: @proembedded
RTL разработчик SoC
Kraftway (ГК Росатом).
Россия.Москва (м. Алексеевская)
Полная занятость/гибрид
З/П: готовы обсуждать
Должностные обязанности:
◾Разработка RTL описания и интеграция блоков и высокоуровневых подсистем (High-Level Block, HLB), входящих в состав SoC.
◾Разработка инженерной документации на разрабатываемые вами решения.
◾Разработка базовых тестов и моделирование для проверки работоспособности блоков перед их передачей на верификацию.
◾Проведение логического синтеза разработанных блоков под ASIC и/или FPGA.
◾Сопровождение FPGA-инженеров в процессе прототипирования разработанных вами решений.
◾Проведение формальной верификации (Lint, CDC, RDC, LEC).
◾Подготовка инженерной документации на разработанные блоки.
◾Взаимодействие с командой верификации при разработке функциональных, интеграционных и нагрузочных тестов.
◾Анализ результатов синтеза, оптимизация критических путей и устранение найденных ошибок и предупреждений.
◾Взаимодействие с командой физического проектирования (топологии кристалла) с целью проведения доработок/оптимизации дизайна по результатам ревью.
◾Участие в code-review разрабатываемых блоков.
Знание/опыт:
◾Опыт разработки RTL для ASIC или FPGA от 3 лет (Verilog/SystemVerilog).
◾Знание языка TCL, достаточное для написания скриптов взаимодействия с современными САПР.
◾Знакомство с архитектурами современных процессоров.
◾Опыт работы с внутренними системными интерфейсами семейства AMBA/Avalon.
◾Опыт работы с различными САПР Enterprise уровня (Xcelium/VCS/Genus/DC/JasperGold/SpyGlass).
◾Опыт написания timing constraints (SDC).
◾Понимание техник CDC, RDC.
◾Навыки проведения/сопровождения функционального и формального тестирования RTL.
◾Уверенный пользователь ОС Linux.
◾Опыт использования системы контроля версий Git.
◾Умение писать понятный код для возможности его дальнейшего наследования.
◾Знание английского языка – на уровне чтения технической документации.
Будет плюсом:
◾Опыт программирования на C.
◾Владение техниками DFT/Low Power.
◾Опыт работы с Xilinx (ISE/Vivado) / Altera (Intel) (Quartus).
◾Опыт отладки разрабатываемых решений на FPGA прототипах.
◾Опыт работы с внешними высокоскоростными физическими интерфейсами PCI-Express, DDR, ONFI/Toggle.
◾Понимание внутреннего строения и опыт работы с микросхемами NAND Flash памяти.
◾Наличие собственных проектов на GitHub для оценки качества кода, архитектуры.
◾Навыки работы с продуктами Atlassian (Jira, Confluence).
◾Навыки работы с PCI-Express и сетевыми интерфейсами (xxMII, SFI, SFP).
Условия труда:
▪️Собственная R&D IT-лаборатория.
▪️Официальное трудоустройство по ТК РФ.
▪️Полный социальный пакет, включая ДМС.
▪️График работы: гибридный.
▪️Размер заработной платы: обсуждаем.
▪️ИТ-аккредитация. Бронь.
Контакты:
Наш сайт: www.kraftway.ru
reznikova@kraftway.ru
https://tttttt.me/Kraftway_Yana
_______________
Подписаться на вакансии: @rabotaembedded
Прислать вакансию: @EmbeddedWorkBot
Наш чат: @proembedded
Telegram
Yana Reznikova
#linux #verilog #gitlab #fpga #rtl
Инженер верификатор
Kraftway (ГК Росатом).
Россия.Москва (м. Алексеевская)
Полная занятость/гибрид
З/П: готовы обсуждать
Должностные обязанности:
◾Функциональная верификация IP-блоков по полному маршруту с применением методологии UVM;
◾Отслеживание ошибок в проекте и взаимодействие с разработчиками
◾Поддержка системы регрессионного тестирования / непрерывной интеграции
◾Составление плана верификации.
Знание/опыт:
◾Опыт в сфере верификации или разработки RTL для ASIC или FPGA от 3 лет (Verilog/ System Verilog, и т.п.);
◾Знание методологии UVM;
◾Знакомство с архитектурой современных процессоров, знание современных SoC интерфейсов (ACE, AXI, APB);
◾Знание System Verilog Assertion;
◾Уверенный пользователь ОС Linux;
◾Опыт использования системы контроля версий Git(GitLab);
◾Опыт в использовании VIP сторонних разработчиков;
◾Знание английского языка – на уровне чтения технической документации.
Дополнительно приветствуем:
◾Владение скриптовыми языками (C, python, tcl, shell);
◾Опыт работы с системами непрерывной интеграции (Jenkins/Gitlab + Cadence Vmanager)
◾Опыт работы с внешними высокоскоростными физическими интерфейсами PCI-Express, DDR, ONFI/Toggle
◾Навыки работы с PCI-Express и сетевыми интерфейсами (xxMII, SFI, SFP).
Навыки работы с продуктами Atlassian (Jira, Confluence).
Условия труда:
▪️Собственная R&D IT-лаборатория.
▪️Официальное трудоустройство по ТК РФ.
▪️Полный социальный пакет, включая ДМС.
▪️График работы: гибридный.
▪️Размер заработной платы: обсуждаем.
▪️ИТ-аккредитация. Бронь.
Контакты:
Наш сайт: www.kraftway.ru
reznikova@kraftway.ru
https://tttttt.me/Kraftway_Yana
_______________
Подписаться на вакансии: @rabotaembedded
Прислать вакансию: @EmbeddedWorkBot
Наш чат: @proembedded
Инженер верификатор
Kraftway (ГК Росатом).
Россия.Москва (м. Алексеевская)
Полная занятость/гибрид
З/П: готовы обсуждать
Должностные обязанности:
◾Функциональная верификация IP-блоков по полному маршруту с применением методологии UVM;
◾Отслеживание ошибок в проекте и взаимодействие с разработчиками
◾Поддержка системы регрессионного тестирования / непрерывной интеграции
◾Составление плана верификации.
Знание/опыт:
◾Опыт в сфере верификации или разработки RTL для ASIC или FPGA от 3 лет (Verilog/ System Verilog, и т.п.);
◾Знание методологии UVM;
◾Знакомство с архитектурой современных процессоров, знание современных SoC интерфейсов (ACE, AXI, APB);
◾Знание System Verilog Assertion;
◾Уверенный пользователь ОС Linux;
◾Опыт использования системы контроля версий Git(GitLab);
◾Опыт в использовании VIP сторонних разработчиков;
◾Знание английского языка – на уровне чтения технической документации.
Дополнительно приветствуем:
◾Владение скриптовыми языками (C, python, tcl, shell);
◾Опыт работы с системами непрерывной интеграции (Jenkins/Gitlab + Cadence Vmanager)
◾Опыт работы с внешними высокоскоростными физическими интерфейсами PCI-Express, DDR, ONFI/Toggle
◾Навыки работы с PCI-Express и сетевыми интерфейсами (xxMII, SFI, SFP).
Навыки работы с продуктами Atlassian (Jira, Confluence).
Условия труда:
▪️Собственная R&D IT-лаборатория.
▪️Официальное трудоустройство по ТК РФ.
▪️Полный социальный пакет, включая ДМС.
▪️График работы: гибридный.
▪️Размер заработной платы: обсуждаем.
▪️ИТ-аккредитация. Бронь.
Контакты:
Наш сайт: www.kraftway.ru
reznikova@kraftway.ru
https://tttttt.me/Kraftway_Yana
_______________
Подписаться на вакансии: @rabotaembedded
Прислать вакансию: @EmbeddedWorkBot
Наш чат: @proembedded
Telegram
Yana Reznikova
👍1